「香港飛龍」標誌 本文内容： 公衆號記得加星標??，第一時間看推送不會錯過。玻璃中介層支持嵌入基板的芯粒與直接堆疊於頂部的芯粒（chiplets）之間的3D堆疊，這是硅中介層無法實現的。在本研究中，我們通過關鍵系統級指標（包括面積、線長、信號完整性、電源完整性和熱完整性）論證了玻璃中介層相較於硅中介層在這種堆疊方式下的優勢。我們利用芯粒和中介層的GDS版圖設計以及籤核仿真實現了這一目標。實驗表明，玻璃中介層相比硅中介層可實現2.6倍的面積優化、21倍的線長縮短、全芯片功耗降低17.72%、信號完整性提升64.7%、電源完整性改善10倍，但溫度會升高15%。引言如今及未來，提升高複雜度系統良率的一箇可行方法是將系統劃分爲“芯粒”。這些芯粒需集成以構成完整系統。根據物理結構，芯粒集成有兩種類型：2.5D中介層集成和3D堆疊集成。2.5D集成因允許在中介層上集成多箇現成芯粒或複用不同技術節點的知識產權 (IP)（異構集成），成爲頗具吸引力的選擇。在2.5D集成中，芯粒以倒裝芯片方式並排置於中介層封裝頂部，如圖1 (a) 所示。此外，它們通過再分佈層 (RDL) 連接，RDL是無源中介層基板上的金屬層，用於提供芯粒間的橫向連接並從外部電源分配電力。常見的中介層封裝材料有硅、有機材料和玻璃。在3D集成中，多箇芯粒相互堆疊，並通過帶微凸點的硅通孔（TSV）連接。硅中介層和有機中介層均依賴基於TSV的連接方式，由於TSV尺寸較大，導致帶寬較低且開銷顯著。然而，玻璃是唯一允許將芯粒放置在基板內的材料，這爲嵌入芯片與頂部傳統倒裝芯片之間天然提供了3D堆疊能力。此外，玻璃中介層還提供了將芯粒直接嵌入基板的低成本方案。這種嵌入能力支持嵌入芯片與直接安裝在頂部的傳統倒裝芯片之間形成3D堆疊配置。而且，玻璃中的互連間距和玻璃通孔（TGV）直徑正逐漸與硅中的相當，這使得玻璃相比硅成爲2.5D異構集成的有力候選方案。此前的研究已對玻璃和硅中介層的工藝及性能進行了比較。然而，該分析僅在封裝層面開展，未涉及全芯片設計。因此，高密度連接的影響尚未得到考量。另一項相關研究對硅中介層與有機中介層進行了系統級比較。但玻璃中介層與其他先進中介層在支持芯片嵌入基板的3D堆疊場景下的系統級對比，尚未開展。在本文中，我們探索了玻璃中介層在如圖1（b）所示的非TSV“5.5D”堆疊中的芯粒集成潛力，其中芯粒之間同時存在垂直和橫向連接。我們還與行業中常見的先進（SOTA）中介層（如硅中介層和有機中介層）進行了詳細對比。我們的貢獻如下：採用5.5D堆疊方式，利用玻璃中介層協同設計了具有商用品質的RISC-V處理器芯粒與中介層。對最終設計的功耗、性能、面積 (PPA)、信號完整性 (SI)、電源完整性 (PI) 和熱完整性 (TI) 進行了詳細分析，以突出玻璃中介層相較先進中介層的優勢。我們從PPA和中介層分析角度進行成本量化分析，首次通過籤核品質設計與精確仿真，助力估算5.5D堆疊中玻璃中介層的製造成本。玻璃中介層製造近年來，由於玻璃具有良好的機械、電氣和熱性能，其作爲中介層基板已被廣泛研究。在構建由大量芯粒組成的系統時，將玻璃加工成大尺寸面板的能力展現出一大優勢。玻璃的光滑表面能夠以較低成本在大尺寸面板上實現與硅中介層類似的高密度佈線。文獻中已展示的嵌入芯片的玻璃中介層的最小線寬/間距爲2微米。如圖1所示，我們提出的“5.5D”中介層架構依賴於將芯片嵌入玻璃腔體的能力，以通過再分佈層（RDL）形成短距離的芯片間“微過孔”互連。玻璃中的盲孔或通孔可通過溼法刻蝕或激光鑽孔工藝加工，其中腔體深度可通過優化刻蝕速率或激光焦點進行控制。由於嵌入芯片導致的RDL表面不平整問題，可通過表面平坦化工藝來緩解。RDL上微過孔的最小直徑通常受電介質層厚度限制。在聚合物上使用紫外激光鑽出的微過孔，其寬深比通常爲1:1。RDL採用半加成圖案化工藝製造，其中使用50納米厚的鈦層來改善銅佈線與電介質之間的附着力。圖2展示了各種製造結果，例如RDL過孔、嵌入芯片、玻璃通孔（TGV）和RDL導線。設計與仿真設置A.架構基準我們採用RISC-V OpenPiton架構作爲基準，如圖3所示。OpenPiton芯片設計包含2個OpenPiton內核。每個內核通過內核內的片上網絡 (NOC) 路由器連接。每個OpenPiton內核包含計算模塊（內核、浮點單元 (FPU) 和CPU緩存交叉開關 (CCX)）、內存模塊（L1緩存、L2緩存和L3緩存）以及片上網絡 (NOC) 路由器。我們採用基於層次的劃分方法，將每個OpenPiton單核劃分爲兩部分。首先，將L3緩存及其粘合邏輯歸爲存儲芯粒，其餘模塊作爲邏輯芯粒。通過這種分組，我們確保兩個芯粒之間的切割尺寸最小，從而在考慮每個I/O引腳凸點間距約束的情況下，使芯片尺寸最小化。由於兩個OpenPiton內核之間的連接規模較大，包含6條64位總線和20個控制信號，受限於微凸點間距約束，爲保證實際的單元利用率，I/O凸點無法全部佈置在芯粒上。因此，我們插入了SerDes模塊，將連接數量從64位並行線減少至8位串行線，控制信號則保持不變。OpenPiton內核之間的連接數爲68，而單個內核內部的連接數爲231。B.芯粒/中介層協同設計流程我們的設計流程如圖4所示，包括芯粒和中介層設計，並進行分析，涵蓋PPA仿真、中介層設計分析、SI、PI和TI分析。設計流程包含兩種芯粒劃分方法：基於層次的劃分和扁平化劃分。本研究採用基於層次的劃分（左分支）。根據第三節（一）中的OpenPiton架構，我們首先生成具有兩個內核配置的OpenPiton芯片設計的寄存器傳輸級 (RTL)。然後根據圖3(a)劃分模塊，並使用特定工藝節點的工藝設計套件(PDK)綜合網表。每個邏輯和內存芯粒網表會爲每個OpenPiton內核重複使用。芯粒間的連接被視爲芯片外連接，因此I/O驅動器是滿足目標時序的必需組件。我們設計的芯片間I/O驅動器支持從中介層設計中首先獲得的最大互連長度，並將其插入每個I/O引腳的芯粒網表中，然後使用Cadence Innovus進行芯粒設計。最後，我們使用Cadence Tempus分析芯粒的PPA。在中介層設計步驟中，我們導入芯粒佔位面積和中介層堆疊信息（如金屬層、電介質、過孔和基板）。將電源分配網絡 (PDN) 插入中介層，並使用西門子Xpedition工具進行佈線。接下來，從中介層版圖分析SI、PI和TI。最後，通過仿真驗證所有設計，確保滿足性能、功耗和熱約束。C.中介層設計規則我們按照表1中定義的設計規則實現了玻璃、硅和有機中介層。對於玻璃中介層，我們參考了佐治亞理工學院封裝研究中心（PRC）的製造能力規格，該中心能夠製造線寬和間距均爲2微米的精細線路。微凸點間距最小支持35微米，這使得高密度I/O連接成爲可能。玻璃中介層允許創建腔體並將芯片嵌入其中。對於硅中介層，我們利用芯片-晶圓-基板（CoWoS）技術，該技術提供0.4微米的線寬和間距，以及40微米的微凸點間距。對於有機中介層，我們有兩種類型：Shinko9和高級封裝X（APX）。Shinko中介層通過在傳統有機積層上方添加一層薄膜來提供精細線路。APX是傳統的有機中介層，經過多年改進以支持高密度連接。芯粒設計結果A.芯粒劃分（Chipletization）結果我們根據圖3 (a) 對RTL進行分組，並綜合邏輯和內存芯粒的網表。由於芯粒將通過中介層RDL連接，我們利用文獻3中的I/O驅動器設計，其支持最大10毫米的傳輸長度。I/O驅動器基於英特爾高級接口總線 (AIB) 設計，具有數據傳輸流水線。因此，芯粒間的連接需要一箇時鐘週期來傳輸，以適應更靈活的時序收斂。我們將I/O驅動器插入芯粒網表中。對於內核間連接（邏輯-邏輯），我們在I/O驅動器前插入串行連接模塊。根據表1中定義的每個中介層設計的最小間距放置微凸點。最後，我們實現版圖並生成Liberty模型庫，以作爲芯粒設計中的硬宏使用。我們計算並設計瞭如表2所示的芯粒佔位面積。信號凸點與電源凸點的比例爲2:1，以實現高密度的緊湊佔位面積。邏輯芯粒的總凸點數高於內存芯粒，因爲邏輯芯粒包含不同OpenPiton內核間的連接以及內核內（與內存芯粒）的連接。對於不同的中介層材料，玻璃中介層的佔位面積寬度和高度最小，因爲玻璃中介層設計規則中的微凸點間距爲35微米，是相比其他中介層最小的。由於硅和Shinko中介層的凸點間距相同，兩種芯粒的佔位面積大小相等，而APX因微凸點間距更大，芯粒佔位面積最大。因此，不同中介層材料間邏輯與存儲的面積比保持一致。不過，隨着不同中介層佔位面積大小的差異，佔位面積密度（%）也有所不同。B.芯粒功耗和性能比較我們利用表II中的佔位面積信息，採用商用28nm工藝設計套件（PDK），以Cadence Innovus作爲物理設計工具，並結合選定的協議轉換器和I/O驅動器，進行芯粒的佈局佈線。我們首先基於微凸點的位置放置信號引腳和電源/地（P/G）引腳的I/O引腳。此外，我們將I/O驅動器作爲硬宏放置在微凸點位置，以最小化從輸入到微凸點焊盤位置的線延遲。我們允許自動佈局引擎放置串行化模塊，以優化其位置。每個芯粒的最終版圖如圖5所示。此外，表III提供了各個芯粒的功耗和性能結果。在所有設計方案中，我們將邏輯和存儲芯粒的目標頻率設置爲700MHz。從表 III 可以看出，大多數芯粒（chiplet）在 700MHz 下可以正常工作。相比其他中介層（interposer）的芯粒，玻璃中介層的芯粒具有最小的尺寸，因爲其凸點間距最小。從圖 5 可以看到，儘管硅中介層的凸點間距大於玻璃中介層，但兩者的內存芯粒尺寸相同。這是因爲在內存芯粒中，內存宏塊是決定芯粒面積的限制因素；即使所有 I/O 引腳都可以佈置在更小的區域內。因此，所有芯粒的功耗相近，且其 I/O 驅動器（AIB）功耗在總功耗中佔比很小。我們觀察到玻璃與硅中介層中微凸點（micro-bump）的佈置方式有所不同。在玻璃中介層中，我們會將其位置對齊至邏輯芯粒的凸點位置；而在硅中介層中，我們利用所有的封裝面積以容納所有引腳。對於邏輯芯粒而言，硅的微凸點間距較大，因此其面積也更大。相比之下，APX 中介層的芯粒尺寸最大，導致其單元利用率更低。總體而言，各種中介層之間的功耗差異可以忽略不計。此外，AIB I/O 驅動器在芯粒總面積和總功耗中所佔比重較小。圖5. 我們中介層設計中使用的芯粒 GDS 佈局。尺寸詳見表 II，功耗與性能詳見表 III。中介層佈局與佈線結果在獲得所有中介層的芯粒 GDSII 佈局後，我們使用西門子 Xpedition 工具將其集成到對應的中介層中。每個芯粒包含其尺寸信息和所有 I/O 與電源/地（P/G）引腳的微凸點位置。A.中介層芯粒佈局方法在商業工具中，芯粒由其信號和電源/地凸點及芯粒尺寸表示。我們使用 2x4 網格陣列的單元模式分配信號和電源/地凸點，其中 8 個凸點中 6 個爲信號凸點，2 個爲 P/G 凸點。該模式會重複，直到所有 I/O 引腳分配完成。接着，我們移除未連接的懸空微凸點。最後，爲每個微凸點指定頂層網表中的網絡名稱，以確保芯粒之間（inter-tile）和芯粒內部（intra-tile）的連接一致，並正確反映在商業工具中。在爲每個芯粒的微凸點指定網絡名稱後，我們根據不同中介層類型的芯粒間距約束進行佈局。在玻璃中介層中，內存芯粒被嵌入在邏輯芯粒正下方的位置，通過 RDL（重佈線層）中的堆疊通孔連接，節省金屬層數並縮短互連長度。這種獨特的佈局方式充分發揮了玻璃中介層芯粒嵌入的優勢。對於雙 OpenPiton tile 的情形，第二塊 tile 也採用類似方式放置，邏輯芯粒之間的連接則根據 chiplet 化與模塊分組後 NOC 路由器的位置進行。圖 6(a) 顯示了玻璃中介層的佈局方式。對於其他中介層（如硅、Shinko 有機中介層、APX 有機中介層），芯粒採用並排放置的方式，如圖 6(b) 所示，因爲這些基板不支持芯粒嵌入。圖6. 四個芯粒（兩個邏輯芯粒和兩個內存芯粒）的俯視佈局圖。(a) 在玻璃中介層中，邏輯與內存芯粒爲垂直堆疊結構；(b) 在硅、Shinko 和 APX 中介層中，芯粒僅採用並排佈局。橫截面結構參見圖1。B.中介層佈線方法我們基於表 I 所列材料的中介層規格，設計了複雜的金屬堆疊結構，並針對玻璃、硅、有機中介層制定了不同的佈線策略。玻璃和硅中介層採用“曼哈頓式”佈線，以滿足製造規範；有機中介層則採用對角佈線方式，以適應其較大的線寬和受限的佈線空間，從而確保最小微凸點間距的保留。我們使用具有方向引導的自動佈線，以實現公平比較。此外，我們通過增加兩個金屬層來增強電源傳輸網絡（PDN），其中電源層位於地層上方，以優化信號佈線性能。對於玻璃中介層，我們引入了穿玻璃通孔（TGV）來實現電源與地的外部連接，如圖 7(a) 所示。電源與地通過通孔形成平面結構，爲芯粒供電。硅中介層使用傳統的硅通孔（TSV）從 C4 凸點引入外部電源與地。由於硅中介層的信號佈線需要更多金屬層，其電源與地層從第 3 層和第 4 層金屬開始。有機中介層（Shinko 和 APX）與硅中介層的 PDN 實現方式相同。圖 8 展示了含有 PDN 的最終中介層佈局，其尺寸反映了各中介層間的相對關係。圖7. 玻璃與硅中介層的電源分配網絡（PDN）示意圖。圖8. 中介層佈線佈局圖。每種設計中包括信號與電源/地的所有金屬層均已疊加顯示。C.中介層佈線比較從表 IV 可以看出，玻璃中介層使用最少的金屬層：一層用於橫向信號佈線，另外兩層與垂直堆疊通孔共享，用於 PDN。硅中介層需要額外的金屬層來完成所有連接，因爲其全部佈線都爲橫向。但由於線寬較窄，硅中介層仍不需要像 Shinko 和 APX 那樣增加更多金屬層。Shinko 和 APX 的信號佈線需要更多金屬層來完成。在總線長方面，玻璃中介層因芯粒內連接使用堆疊通孔而獲得最短的總佈線長度。其他中介層之間的佈線長度差異不大，而線寬較厚導致需要繞線，從而增加總線長。玻璃中介層在最短、平均和最長佈線長度方面表現最佳，這得益於堆疊佈局的優勢。中介層中的通孔數量與所使用的金屬層數相關。因此，APX 使用的通孔數量最多。在芯粒佔地面積方面，玻璃中介層由於芯粒堆疊而獲得最小面積。其他中介層的尺寸則取決於金屬層厚度和芯粒間距。Shinko 和 APX 中介層的面積更大，因爲在線寬不足和微凸點間距與通孔焊盤間佈線軌道不足的情況下，需要額外的空間來佈線。綜上，玻璃中介層在成本更低、佈線更短和麪積更小方面具有明顯優勢。中介層可靠性分析結果A.中介層信號與電源完整性分析方法我們爲驅動端與接收端的 I/O 驅動器建立了中介層的傳輸線模型。首先，產生一箇反相信號作爲 I/O 驅動器，從中介層佈線發送信號，最終到達接收端。所選 I/O 驅動器大小爲 x128，輸出阻抗爲 47.4Ω，與文獻 3 保持一致。中介層傳輸模型通過 HyperLynx Advance Solver 生成，並導出爲 SPICE 網表，用於時序與功耗仿真。接着，我們使用自建的 SPICE 模型（包括 I/O 驅動器與中介層電路模型）進行時序與功耗分析。在信號完整性方面，我們提取中介層設計中最長的網絡線路及其相鄰的兩個網絡。最長的網絡視爲受害線路（victim net），其兩側線路視爲攻擊線路（aggressor nets）。我們提取包含三條網絡的中介層佈局，使用西門子 HyperLynx Advance Solver 工具生成 S 參數模型，並在 Keysight ADS 中導入 S 參數以生成眼圖。仿真設定的數據速率爲 0.7Gbps，I/O 阻抗爲 50Ω，考慮接收芯粒引腳寄生參數。在電源完整性方面，我們利用 HyperLynx Advance Solver 工具從中介層佈局中生成 PDN（電源分配網絡）阻抗輪廓。PDN 阻抗仿真的頻率範圍爲 10? 到 10? Hz。此外，我們還通過提取 PDN 的 S 參數，並與 125MHz 的集成電壓調節器連接，進行功率瞬態仿真，以測量電壓跌落及各類中介層的穩定時間。B.中介層信號與電源完整性比較我們從中介層佈局中提取最長網絡的 S 參數，併爲所有中介層生成眼圖。從圖 9 可見，由於佈線最短，玻璃中介層的眼圖最寬，眼寬爲 1.401ns，眼高爲 0.853V；而硅中介層因佈線較長、網絡需穿越多箇金屬層，其眼圖最窄。由於硅中介層僅使用兩層金屬層，導致佈線受限且長度增加。APX 與 Shinko 的眼圖則比硅更寬，電壓水平略有差異，總體可認爲相當；不過由於佈線更長，APX 的眼圖電壓較低。圖9. 各類中介層在最差受害網絡（worst-case victim nets）下的眼圖對比。我們在不同中介層材料中以固定 PDN 密度（採用平面型 PDN）分析 PDN 阻抗，結果見圖 10。玻璃中介層由於其較高的金屬/介電比和較厚的金屬層，具有最低阻抗；硅中介層次之；APX 與 Shinko 的阻抗更高。這種阻抗特性與電容類似，在高頻下表現爲更低的阻抗。在 125MHz 的切換頻率下，我們對所有中介層的內存芯粒輸入功耗進行功率瞬態和電壓跌落分析。玻璃中介層展現出最快的穩定時間和最低的電壓跌落，這歸功於其出色的 PDN 阻抗特性。玻璃中介層的系統總功耗最低，儘管仍高於 2D 單片集成電路。圖10. 不同類型中介層的 PDN 阻抗特性對比圖。C.中介層熱可靠性分析結果爲進行中介層熱分析，我們首先使用 Ansys Redhawk 爲每個芯粒建立芯粒熱模型（CTM），包括基於 tile 的功耗與金屬密度圖。隨後，我們將分層功耗圖整合入 Ansys CPS 工具中，生成 8x8 的熱源功率密度圖。在 Ansys IcePak 中，我們使用粗粒度的 tile 模型整個中介層系統，包括基板、RDL、微凸點以及芯粒。我們將熱源分配至倒裝芯粒的底面及嵌入芯粒的頂部，從而覆蓋封裝與芯粒的熱分析。最終，分析過程中空氣流速設置爲最低 0.1 m/s，確保芯片在無主動散熱（如散熱片）條件下仍能維持在合理工作溫度範圍內。我們對所有中介層材料的熱分佈進行了分析。如圖 11 所示，玻璃中介層的內存芯粒溫度較其他中介層略高，僅次於 APX。這是因爲嵌入式芯粒的熱量只能通過 TGV 向上導熱至頂層 RDL。而在 APX 中介層中，由於材料屬性限制熱傳導，其內存與邏輯芯粒的溫度最高。玻璃中介層的邏輯芯粒由於可以通過空氣散熱，其溫度較低。除 APX 外，其他中介層的邏輯芯粒溫度差異不大。玻璃中介層的邏輯與內存芯粒最高溫度分別爲 31.7°C 與 27.5°C。其他中介層內存芯粒溫度約爲 23.3°C，而有機材料的 APX 由於其介電材料的熱性能最差，散熱效果最差。圖11. 芯粒熱分佈對比圖。我們的熱分析涵蓋每種中介層材料下的芯粒與中介層本體。結論我們提出了一種基於玻璃中介層的 5.5D IC 芯粒集成方案，結合芯粒與中介層協同設計，並對其芯粒 PPA（性能、功耗、面積）、中介層佈線、信號與電源完整性以及熱分佈進行全面分析，並與主流硅中介層及有機中介層進行比較。研究表明，玻璃中介層在佈線長度更短、芯粒面積更小以及信號與電源完整性更優等方面，相較於傳統的 2.5D 中介層具有顯著優勢。此外，我們建議合理進行芯粒分區設計，以保證嵌入式芯粒在工作溫度範圍內正常運行。感謝本文作者：*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4047期內容，歡迎關注。加星標??第一時間看推送，小號防走丟求推薦 (本文内容不代表本站观点。) --------------------------------- |
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